企业FPGA培训，是近年来越来越多的中大型企业重视的一个课题，随着FPGA在各方面的应用，很多项目都和FPGA技术关联，以前的思维就是涉及到不懂的FPGA技术就直接外包出去，长久以往，企业内部的员工越来越显得技术不够核心，对项目的掌握也越来越没有主动权。
事实上，只要花一点时间培养一下企业员工，磨刀不误砍柴工，培养自己企业员工学习FPGA，对工作和项目的运作从长远来说，都是明智的举措。就算零基础也可以轻易入门FPGA,当然，企业可以根据自己的需求来定制FPGA培训，有线上FPGA课程培训，也可以进行线下FPGA培训。
明德扬科教的FPGA企业培训自开设以来，备受各大企业欢迎，实用，简便，内容灵活且丰富。明德扬企业培训的产品包括四大类：基础类的课程（项目流程课——学会软件使用和项目流程和实用调试技巧课——提高调试能力）提高技能类的课程（高手修炼课——提高设计能力、FIFO架构设计课——提高利用FIFO架构设计能力、时序约束课程——系统学习时序分析和时序设计的技巧）经典项目类课程（AD采集工程课、图像边缘检测项目课、千兆网工程课、SDRAM/DDR3项目课），特色类课程（光纤、大数据处理项目课、JESD204B专题课）
温馨提示：所有的FPGA课程安排都可以根据企业的自身情况来定制和安排。
今天分享的是明德扬企业培训之特色课：时序约束专题课程两日班
第一天
9：00-10：30
学习目标
FPGA时序原理
学习内容：
（1）FPGA时序介绍
（2）FPGA建立时间和保持时间概念。
（3）FPGA寄存器延时、组合逻辑延时等概念。
（4）做时序约束意义和重要性，一般哪些场景需要约束。
（5）分析时钟频率的影响因素关键路径及解决方法。
（6）案例学习：流水线设计案例讲解。
第一天
10：40-12：10
学习目标
使用QUARTUS或VIVADO进行时序分析
学习内容
（1）演示Quartus或VIVADO完成时序约束的过程。
（2）演示Quartus或VIVADO中查看时序结果。
（3）案例实践：千兆网接口案例。
第一天
14：30-16：00
学习目标
时钟约束和输入延时
学习内容
（1）Quartus或VIVADO对时钟进行约束的方法。
（2）输入时钟（包括管脚直接输入、差分时钟和GT恢复时钟）、PLL等衍生时钟和用户分频时钟
的约束方法。
（3）虚拟时钟概念、作用和使用场合。
（4）输入延时(input delay)的概念和约束方法。
（5）系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数据无时钟等几个场合，input delay的约束方法。
（6）重点讨论学习各个场合下，参数获取的方法。
（7）案例实践：SDRAM案例，分析该SDRAM项目的input delay参数计算方法和约束方法。
第一天
16：10-17：40
学习目标
输出延时和时序案例
学习内容
（1）重点讲解output delay的概念
（2）讲解系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数
据无时钟等几个场合，outputdelay的约束方法。
（3）重点讨论学习各个场合下，参数获取的方法讲解使用随路时钟解决输出延时的问题。
（4）双向IO口的约束方法。
（5）异步时钟的约束方法。
（6）讲解亚稳态的原则；不同场合下的亚稳态解决方法：单比特信号、多比特数据流、异步接口。
（7）案例实践：通过案例代码，讨论亚稳态的原因、预防方法。
第二天
09：00-12:00
学习目标
时序报表解读
学习内容
（1）讲解Quartus时序分析原理，内容有：Capture Edge vs Launch Edge、Four types of timing
path、timing path sections、data arrive time、clock arrive time、data required time – set
up、data required time – hold、setup slack、hold slack、slack公式。
（2）讲解整个时序报表，内容包括：如何区分建立时间分析和保持时钟分析、讲解报表中路径
对应关系、讲解路径延时的计算方法。
（3）案例练习：通过一个工程，利用QUARTUS或VIVADO进行约束并导出报表。
第二天
14:30-17:40
案例实践综合案例：提供完整工程，实践时序的约束的全过程。
