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1、本节主要介绍，时序逻辑的代码，一般有两种：同步复位时序逻辑和异步复位时序逻辑（本教学统一采用异步时钟逻辑）；D型触发器的介绍，包括：D触发器的结构、波形、代码以及如何看FPGA波形；时钟的介绍，时钟的意义，时钟频率和时钟周期的换算；时序逻辑代码和硬件的关系，即评估verilog代码好坏的最基本标准，不是看代码行数而是看硬件；阻塞赋值和非阻塞赋值，前者位顺序赋值，后者位同时赋值。
2、这是ALTERA和VIVADO文档
6.5 阻塞赋值和非阻塞赋值
在always语句块中，Verilog语言支持两种类型的赋值：阻塞赋值和非阻塞赋值。阻塞赋值使用“=”语句；非阻塞赋值使用“<=”语句。
阻塞赋值：在一个“begin…end”的多行赋值语句，先执行当前行的赋值语句，再执行下一行的赋值语句。
非阻塞赋值：在一个“begin…end”的多行赋值语句，在同一时间内同时赋值。
上面两个例子中，1到4行部分是阻塞赋值，程序会先执行第2行，得到结果后再执行第3行。6至9行这一段是非阻塞赋值，第7行和第8行的赋值语句是同时执行的。
具体分析一下这两段代码这件的区别：假设当前c的值为0，d的值为0，a的新值为1。
阻塞赋值的执行过程和结果为：程序先执行第2行，此时c的值将更新为1，然后再执行3行，此时c+a也就是相当于1+1=2，即d的值为2。
非阻塞赋值的执行过程和结果为：程序同时执行第7行和8行。需要特别注意是，在执行第8行的时候，第7行还并未执行，这也就意味着c的值还没有发生变化，即此时c的值为0。同时执行的结果是，c的值为1，d的值为1。
根据笔者的规范要求，组合逻辑中应使用阻塞赋值“=”，时序逻辑中应使用非阻塞赋值“<=”。读者可以将这个规则牢牢记住，按照这一规则进行设计绝对不会发生错误。制定这个规范的原因并不是考虑语法需要，而是为了正确的进行硬件描述。
