第1节 Verilog的历史 第2节 综合和仿真 2.1 综合 2.2 仿真 2.3 可综合设计 第3节 模块结构 3.1 模块介绍 3.2 模块名和端口定义 3.3 参数定义 3.4 接口定义 3.5 信号类型 3.6 功能描述 3.7 模块例化 第4节 信号类型 4.1 信号位宽 4.2 线网类型wire 4.3 寄存器类型reg 4.4 wire和reg的区别 第5节 功能描述-组合逻辑 5.1 程序语句 5.2 数字进制 5.2.1 数字表示方式 5.2.2 二进制是基础 5.2.3不定态 5.2.4高阻态 5.3 算术运算符 --> 算术运算符信号位宽 --> 算术运算符补码由来 5.4 逻辑运算符 5.5 按位逻辑运算符 5.6 关系运算符 5.7 移位运算符 5.8 条件运算符 --> 三目运算符 --> if 和 case 5.9 拼接运算符 第6节 功能描述-时序逻辑 6.1 always语句 6.2 D触发器 6.3 时钟 6.4 时序逻辑代码和硬件 6.5 阻塞赋值和非阻塞赋值
