8.时序约束的概念和基本策略？

      时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求。附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组， 对分组附加周期约束，然后对 FPGA/CPLD 输入输出 PAD附加偏移约束、对全组合逻辑 的PAD TOPAD 路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束 快、慢速例外路径和多周期路径，以及其他特殊路径。

9.附加约束的作用？

3：指定 FPGA/CPLD 的电气标准和引脚位置。

      SOPC，高速串行 I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、 低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所 必备的条件，尽量在上板之前查出 bug，将发现 bug 的时间提前，这也是一些公司花 大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低功耗也逐渐进 入 FPGA 设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低， 据说 altera、xilinx 都在根据自己的芯片特点整理如何降低功耗的文档。高速串行 IO 的 应用，也丰富了 FPGA 的应用范围，象 xilinx 的 v2pro 中的高速链路也逐渐被应用。 总之，学无止境，当掌握一定概念、方法之后，就要开始考虑 FPGA 其它方面的问题 了。

      对以一位的异步信号可以使用“一位同步器进行同步”，而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2： 特殊的具体应用电路结构,根据应用的不同而不同 ；3：异步 FIFO。（最常用的缓存单 元是DPRAM）

12.FPGA 和 CPLD 的区别？

      FPGA 是可编程 ASIC。ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。 与门阵列等其它 ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制 造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。CPLD FPGA内部结构 Product－term Look－up Table程序存储 内部 EEPROM SRAM，外挂 EEPROM资源类型 组合电路资源丰富 触发器资源丰富集成度 低 高使用场合 完成控制逻辑 能完成比较复杂的算法速度 慢 快。

       电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触 发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定 了触发器的建立时间，后一个锁存器则决定了保持时间。

      FPGA 芯片内有两种存储器资源：一种叫 block ram,另一种是由 LUT 配置成的内部存储器（也就是分布式 ram）。Block ram 由一定数量固定大小的存储块构成的，使用 BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的 BLOCK RAM 资 源是其块大小的整数倍。