一、招人还是培训?——对企业即使招人也要培训
项目上马FPGA项目，员工经验不足，平台不熟悉，重新招人还是引入外部培训提升员工整体经验和技能，基本原则是紧急项目尽快招人，转型项目招人+培训，预研项目培训。引入新人好处在于可以迅速解决项目问题，但也存在风险，如原有公司内部缺少FPGA技术经验储备，难以评估新人的技术水平，另外一个新人只是解决技术问题，但需要适应公司的项目习惯，技术越突出的人，往往在适应方面容易出现水土不服。因此建议企业即使可以招到优秀的人才，也要重视培训，有实力内部培训，缺资源引入外部培训。打造一支具有自己企业文化的研发队伍。
二、自学还是培训?——对机构引入培训是提高降效的最好方式
与企业相比，高校研究所的团队开展FPGA项目研发基本都是靠自学或者原有实验室的导师或同门指导，其基本特点是缺乏工程经验，新同学的普遍学习周期较长，因此往往在具体的项目开展中，效率较低，把大量的时间浪费在非核心科研技术问题的解决上。因此引入外部培训，通过与企业团队合作，可以在短期内提升实验室的项目开发及科研能力，对学生和科研团队是一个共赢的动作。学生通过系统性学习不仅能力得到大幅度的提升，而且其项目的研发习惯及思维更接近市场企业的要求，在将来的就业市场更具竞争力。学生及团队的技术工程能力的全面系统性提高，更有利于科研团队把更多的时间和精力聚焦在科研的核心问题上，开展更多的重点项目，加快科研成果的研发。
三、企业FPGA培训上明德扬
“明德扬科技教育”品牌拥有业内领先独创的培训方法——“至简设计法”，创新性提出标准化管理设计流程，大幅度降低FPGA学习和开发难度，深受学员肯定。集团通过线上线下为客户提供从入门、就业到企业的FPGA培训，已为业界培养了大批优秀的实用型FPGA设计工程师。自2015年成立以来，我们培训了上万名学员，先后给华为、中国电子集团、中科院、暨南大学等知名企业及大学科研机构开展FPGA专题培训，受到一致好评。
明德扬FPGA企业培训覆盖从入门到精通，从知识体系到开发技巧及经验，可根据客户的具体项目需求及员工或学生的实际情况，定制培训内容，支持线上集中培训及上门线下集中培训模式。
四、企业FPGA培训项目推荐
4.1 系统培训一周班
课程参考大纲
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内容 |
培训目标 |
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FPGA系统设计及开发流程 |
² 掌握FPGA基本设计流程； ² 掌握FPGA的开发工具； ² 掌握FPGA的调试工具。 |
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Verilog可综合设计 |
² 掌握Verilog HDL语言中可综合语法 ² 掌握利用Verilog HDL完成常用的组合逻辑和时序逻辑 |
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FPGA至简设计 |
² 至简设计概述、技巧、规则、方法 |
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XILXIN的常用IP核 |
² 掌握XILINX一般IP核的使用方法（FIFO）； ² 掌握XILINX FFT IP核的使用方法； ² 掌握XILINX LVDS IP核的使用方法。 |
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Verilog仿真技巧 |
² 理解Verilog HDL语言的仿真原理； ² 掌握Verilog HDL语言中的仿真语法以及系统任务，能够编写常用的测试代码，并利用ModeISsim完成代码测试的技巧 |
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时序约束入门与分析 |
² 掌握VIVADO的时序约束工具； ² 掌握FPGA时序的概念； ² 掌握建立时间和保持时间概念； ² 掌握时钟频率的决定性因素； ² 掌握时钟的约束方法 |
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FPGA高性能设计方法 |
² 速度与资源互换原则； ² 流水线设计； ² 高效的代码技术。 |
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深入理解FPGA的系统 |
² 深入理解FPGA的基本结构与资源； ² FPGA基本算法结构； ² 基本时序概念； ² FPGA时序代码设计与综合； ² 深入理解FPGA设计流程。 |
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高级仿真技巧 |
² 掌握自动对比仿真的技巧； ² 掌握MODELSIM中DO文件的使用； ² 掌握大模块设计中的一些仿真管理技巧 |
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VIVADO下的“层次化、模块化”设计方法学 |
² 层次化、模块化设计方法； ² 模块划分和架构设计； ² 设计保存技术； ² 团队合作设计。 |
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FPGA时序约束与分析 |
² 时序的概念和原理 ² 时钟约束的步骤 ² 时钟时序约束 ² 输入延时input delay时序约束方法 ² 输出延时output delay约束方法 ² 时序例外的约束方法 |
备注：课程内容、侧重点均可根据企业实际需求定制。
4.2 时序约束专题课程两日班（面授）
参考课程大纲
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主 题 |
内 容 |
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FPGA时序原理 |
² 时序介绍，建立时间和保持时间概念 ² 寄存器延时、组合逻辑延时等概念 ² 时序约束意义和重要性，一般哪些场景需要约束 ² 分析时钟频率的影响因素 ² 关键路径及解决方法 |
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使用QUARTUS或VIVADO进行时序分析 |
² Quartus或VIVADO完成时序约束的过程 ² Quartus或VIVADO中查看时序结果 |
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时钟约束和输入延时 |
² 输入时钟（包括管脚直接输入、差分时钟和GT恢复时钟）、PLL等衍生时钟和用户分频时钟的约束方法 ² 虚拟时钟概念、作用和使用场合 ² 输入延时(input delay)的概念和约束方法。 ² 系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数据无时钟等几个场合，input delay的约束方法。 |
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输出延时和时序案例 |
² 双向IO口的约束方法 ² 异步时钟的约束方法。 |
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时序报表解读 |
² 如何区分建立时间分析和保持时钟分析、理解报表中路径对应关系、掌握路径延时的计算方法。 |
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案例实践 |
² 提供完整工程，实践时序的约束的全过程。 |
注：课程内容、侧重点均可根据企业实际需求定制。
4.3、JESD204B专题课程两日班（面授）
参考课程大纲
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主 题 |
内 容 |
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JESD204B理论和架构 |
² JESD204B的概念 ² 为什么我们需要JESD204B ² 讲解高速AD DA和FPGA的架构 |
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JESD204B协议 |
² 讲解各器件的作用 ² 讲解各器件的工作流程 ² JESD204B物理层介绍 ² JESD204B传输层介绍等 |
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JESD204B参数 |
² 介绍JESD204B各参数的概念，如M，L，S，F，N，N’等，以及它们的应用方法 ² 介绍传输层的数据映射方式 ² 介绍数据传输方式等 |
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JESD204B时钟 |
² 介绍JESD204B时钟网络 以AD9516为例子，介绍JESD204B所使用的时钟芯片 ² JESD204B各时钟如device clock，multi frame clock, sysref clock, frame clock，bit clock，sample clock等之间的关系。 |
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实操：AD9144介绍 |
² 以AD9144芯片为例进行项目实操。 |
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实操：板级调试 |
² 获取AD9144的寄存器配置参数； ² 获取时钟芯片的寄存器配置参数； ² 生成FPGA的JESD204B IP核； ² 配置AD9144和时钟芯片 ² 板级调试 |
注：课程内容、侧重点等均可根据企业实际需求定制
更多的 FPGA企业定制培训请咨询明德扬。
