产品中心
Product Center
明德扬开发板
XILINX官方板
明德扬模块
ALTERA官方板
承接项目
FPGA芯片
培训专题课程
企业培训
关于我们
About us
公司简介
公司荣誉
项目展示
服务网站
Service website
FPGA论坛
淘宝店铺
FPGA专辑库
FPGA项目承接
B站视频教程
教程中心
Tutorial center
认识FPGA
案例中心
FPGA开发板介绍
至简原理
问题解答
新闻中心
News Center
FPGA技术教程
公司公告
招聘信息
培训文章
相关信息
官方论坛
官方淘宝
官方博客
微信公众号
明德扬就业班现正火热招生中,课程主要传授至简设计法,100天的课程足以满足岗位需要,包就业推荐,详情点击咨询...
您的当前位置:
主页-old
>
教程中心
>
问题解答
>
布线里route design跑很久,不知是什么回事?
发布时间:2023-04-13 作者:wuqi
浏览量:
布线里route design跑很久,不知是什么回事?
答:1.使用增量编译的方法,会节省一些时间。具体做法可以百度;
2.换一台性能更好的电脑。
上一篇:
Vivado-Synthesis: Verilog parameter overridden within instan
下一篇:
在布局布线时,提示DRC错误,这么办?
相关推荐
▪ 基于FPGA的密码锁设计(附工程源码alt
▪ 【案例】矩阵键盘代码的使用
▪
【案例】矩阵键盘工程
▪ 【案例】串口环回实验
▪ 【案例】串口回环工程
▪ 【案例】SCCB IIC接口设计
▪ 【案例】上位机控制LCD显示放大和缩小
▪ 【案例】OV7670摄像头显示
▪ 【案例】 LCD显示叠加图片
▪ 【案例】LCD入门案例-动态矩形
拓展阅读