学习FPGA不难，难就难在FPGA的“准备工作”太多。很多人学不会，因为前期准备不足，所以才会导致后面的问题出现！非核心知识，用到什么学什么，这是明德扬一贯的学习观点。

        fpga学习你需要准备什么呢？

        verilog你不拿去用就学，那你可能会把整本书都学习一遍。如果你去根据项目需要来学，你会发现原来verilog用来用去就那几句语法。所以你提前学习一下verilog的知识。

2、时序约束的学习准备

       项目中遇到时序问题了，所以我们要学时序和时序约束。提前学习一下时序课程对你后面学习起来更轻松，没有时序课程可以到明德扬官网学习，明德扬提供了大量的在线免费fpga时序约束课程视频。

3、其他课程学习准备

       项目中资源不足了，因此我们去想节省资源的方法，如了解FPGA结构、速度换资源、代码结构优化等内容。项目中时钟速度快不了，因此我们要学流水线。这些知识只有遇到了，才会有深刻的印象。很多人又说，我都没项目做，那岂不是不要学了？幸好明德扬全日制就业班都想到这个情况，把项目中遇到的问题，都弄成练习题，供同学们学习，这样就保证了学员能够学到真本事了。