基于FPGA的VGA显示图片-明德扬科教(mdy-edu.com)

本文摘自明德扬网络班学员陈同学：https://www.cnblogs.com/moluoqishi/p/9544146.html

一、前言

本文设计思想采用明德扬至简设计法。VGA是最常见的视频显示接口，时序也较为简单。本文从利用显示屏通过VGA方式显示测试图案及静态图片着手带大家接触图像显示应用，算是为后续VGA显示摄像头采集图像以及HDMI高清数字显示方式打个基础。

二、VGA显示原理

关于VGA的详细解释可查看参考文献1，这里主要讲解下根据VGA的分辨率计算时钟频率的方式。以本文使用到的1024*768@60HZ为例。

一帧图像显示周期为Tv，在这段时间内VGA需要扫描806行，每行1344个点。所以每个点的持续周期为：Ts=Tv/(n*m)，故时钟频率:fs = n*m*fv=806*1344*60=65MHz。因此设计下来其实非常简单，PLL产生65MHz工作时钟信号，利用两个计数器分别计数行列值，之后根据计数器数值产生行场同步信号以及相应的RGB图像数据即可。有一点需要注意：VGA显示标准规定行场同步脉冲均为负脉冲，意思是只有同步脉冲阶段拉低，其他时刻为高电平。

三、静态图片显示

VGA显示基本原理和设计方式确定后，显示图片也不是什么难事。可以将图片以.coe形式保存在FPGA内部BRAM中，通过VGA接口模块循环读取RAM数据方式来显示图片。FPGA片内BRAM的存储容量一般在kbit量级，存储640*480*24bit真彩色图像捉襟见肘，因此这里仅显示320*240*16bit图像用于测试。把图片格式设定为.coe文件的方法：一是可以利用些小的软件工具，此处先用img2Lcd软件将图片调整为合适的分辨率，再用BMP2Mif软件生成.coe文件初始化BMG IP核（见参考文献2）；第二就是自己写一段软件脚本来转换。

测试需求：VGA接口以1024*768分辨率，60Hz帧频，在显示屏中央位置显示一幅320*240图片，其他位置左右各一半分别显示白色和红色。

BMG IP核配置：

第一页选择单口ROM模式，其他保持默认。主要第二页的位宽和深度设置正确，另外取消掉输出寄存器选择匹配时序。

四、显示硬件方案

大多数VGA显示采用电阻网络分压代替DA过程，这种方案成本较低，能满足大多数显示需求。当对分辨率要求较高时，采用专用显示芯片来完成R G B三路同步数模转换，本文采用ADI公司的ADV7123芯片，内含有三路10位DAC，最高支持1080p@60Hz图像输出。硬件中将每路低两位拉低，仅提供高8位接口可满足8*8*8 = 24bit真彩色显示需求。上升沿采样数据，为方便处理和代码规范，FPGA逻辑在PLL时钟上升沿驱动，输出显示芯片工作采样时钟为PLL产生时钟信号取反，如此可保证满足显示芯片建立保持时间需求。

五、逻辑代码设计

VGA显示接口代码如下：

`timescale 1ns / 1ps

module vga_interface#(
parameter DATA_W = 8)
(
input clk,//65MHz
input rst_n,

output vga_clk,
output reg vga_en,

//input [DATA_W-1:0] din_r,
//input [DATA_W-1:0] din_g,
//input [DATA_W-1:0] din_b,
output [DATA_W-1:0] vga_r,
output [DATA_W-1:0] vga_g,
output [DATA_W-1:0] vga_b,
output reg vga_hs,
output reg vga_vs
);

/*********************************参数******************************************/
//VGA:1280*768@60HZ
//行参数
localparam H_A = 136, //同步脉冲
H_B = 160, //显示后沿
H_C = 1024, //显示时段
H_D = 24; //显示前沿
//场参数
localparam V_A = 6, //同步脉冲
V_B = 29, //显示后沿
V_C = 768, //显示时段
V_D = 3; //显示前沿

//有效区域边界
localparam X0 = H_A+H_B, //136+160=296
X1 = H_A+H_B+H_C, //136+160+1024=1320
Y0 = V_A+V_B, //6+29=35
Y1 = V_A+V_B+V_C; //6+29+768=803

localparam COL_NUM = H_A+H_B+H_C+H_D,//1344
ROW_NUM = V_A+V_B+V_C+V_D;//806

//显示中心位置
localparam X_CENTER = (X0+X1)/2,//808
Y_CENTER = (Y0+Y1)/2;//419

//显示图片分辨率及位置
localparam PIC_H = 320,
PIC_V = 240;

localparam PIC_H_LB = X_CENTER-PIC_H/2,
PIC_H_RB = X_CENTER+PIC_H/2,
PIC_V_UB = Y_CENTER-PIC_V/2,
PIC_V_DB = Y_CENTER+PIC_V/2;

/*********************************信号定义******************************************/
reg [ (12-1):0] cnt_hs ;
wire add_cnt_hs ;
wire end_cnt_hs ;
reg [ (12-1):0] cnt_vs ;
wire add_cnt_vs ;
wire end_cnt_vs ;
wire valid_area;
wire left_half;
wire picture_area;
reg [DATA_W-1:0] r_reg,g_reg,b_reg;

wire ena;
wire [15:0] douta;
reg [ (17-1):0] cnt_addr ;
wire add_cnt_addr ;
wire end_cnt_addr ;
wire [16:0] addra;
reg ram_vld;
/*********************************计数器******************************************/

always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
cnt_hs <= 0;
end
else if(add_cnt_hs) begin
if(end_cnt_hs)
cnt_hs <= 0;
else
cnt_hs <= cnt_hs+1 ;
end
end

assign add_cnt_hs = 1;
assign end_cnt_hs = add_cnt_hs && cnt_hs == (COL_NUM)-1 ;

always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
cnt_vs <= 0;
end
else if(add_cnt_vs) begin
if(end_cnt_vs)
cnt_vs <= 0;
else
cnt_vs <= cnt_vs+1 ;
end
end
assign add_cnt_vs = (end_cnt_hs);
assign end_cnt_vs = add_cnt_vs && cnt_vs == (ROW_NUM)-1 ;

/*********************************BRAM相关信号******************************************/
//BRAM读取地址计数器
always @(posedge clk or negedge rst_n) begin
if (rst_n==0) begin
cnt_addr <= 0;
end
else if(add_cnt_addr) begin
if(end_cnt_addr)
cnt_addr <= 0;
else
cnt_addr <= cnt_addr+1 ;
end
end

assign add_cnt_addr = (ena);
assign end_cnt_addr = add_cnt_addr && cnt_addr == 320*240 -1 ;

assign addra = cnt_addr;
assign ena = picture_area;

//BRAM数据有效指示
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
ram_vld <= 0;
end
else begin
ram_vld <= ena;
end
end
/*********************************VGA输出信号******************************************/
//行场同步信号
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
vga_hs <= 1;
end
else if(add_cnt_hs && cnt_hs == H_A-1)begin
vga_hs <= 1;
end
else if(end_cnt_hs)
vga_hs <= 0;
end

always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
vga_vs <= 1;
end
else if(add_cnt_vs && cnt_vs == V_A-1)begin
vga_vs <= 1;
end
else if(end_cnt_vs)
vga_vs <= 0;
end

//R G B寄存器信号
always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
r_reg <= 0;
g_reg <= 0;
b_reg <= 0;
end
else if(valid_area && !picture_area)begin
if(left_half)begin //彩条测试左半屏幕显示白色
r_reg <= 8'b1111_1111;
g_reg <= 8'b1111_1111;
b_reg <= 8'b1111_1111;
end
else begin //右半屏幕显示红色
r_reg <= 8'b1111_1111;
g_reg <= 0;
b_reg <= 0;
end
end
else begin//无效区域显示黑色
r_reg <= 0;
g_reg <= 0;
b_reg <= 0;
end
end

assign valid_area = cnt_hs >= X0 && cnt_hs < X1 && cnt_vs >= Y0 && cnt_vs < Y1;
assign left_half = cnt_hs >= X0 && cnt_hs < X_CENTER;
assign picture_area = cnt_hs >= PIC_H_LB && cnt_hs < PIC_H_RB
&& cnt_vs >= PIC_V_UB && cnt_vs < PIC_V_DB;

assign vga_r = ram_vld ? {douta[15:11],3'b0} : r_reg;//5bit
assign vga_g = ram_vld ? {douta[10:5],2'b0} : g_reg;//6bit
assign vga_b = ram_vld ? {douta[4:0],3'b0} : b_reg;//5bit

//输出控制信号
assign vga_clk = ~clk;

always @(posedge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
vga_en <= 0;
end
else if(valid_area)begin
vga_en <= 1;
end
else
vga_en <= 0;
end

/*********************************子模块例化 BRAM******************************************/

blk_mem_gen_0 bram (
.clka(clk), // input wire clka
.ena(ena), // input wire ena
.addra(addra), // input wire [16 : 0] addra
.douta(douta) // output wire [15 : 0] douta
);

endmodule

vga_driver

这里VGA接口代码包含了显示内容，在实际应用中要去掉显示部分逻辑和BRAM的例化，添加用户侧接口及逻辑。测试工程顶层：

`timescale 1ns / 1ps

module vga_test_top(
input sys_clk_p,
input sys_clk_n,
input rst_n,

output vga_hs,
output vga_vs,
output vga_clk,
output vga_en,
output [8-1:0] vga_r,
output [8-1:0] vga_g,
output [8-1:0] vga_b
);

wire clk;
wire sys_clk_ibufg;
wire locked;

IBUFGDS #
(
.DIFF_TERM ("FALSE"),
.IBUF_LOW_PWR ("FALSE")
)
u_ibufg_sys_clk
(
.I (sys_clk_p),
.IB (sys_clk_n),
.O (sys_clk_ibufg)
);

clk_wiz_0 pll
(
// Clock out ports
.clk_out1(clk), // output clk_out1
// Status and control signals
.resetn(rst_n), // input resetn
.locked(locked), // output locked
// Clock in ports
.clk_in1(sys_clk_ibufg)); // input clk_in1

vga_interface#(.DATA_W(8))
vga_interface
(
.clk (clk) ,//65MHz
.rst_n (rst_n) ,
.vga_clk (vga_clk) ,
.vga_en (vga_en) ,
.vga_r (vga_r) ,
.vga_g (vga_g) ,
.vga_b (vga_b) ,
.vga_hs (vga_hs) ,
.vga_vs (vga_vs)
);

endmodule

vga_test_top.v

六、仿真及板级测试

为了方便仿真，只将vga_interface作为uut。查看行为仿真波形：