基于FPGA的原型在这方面扮演着越来越重要的角色，因为它比其他任何可用的工具更能满足并发验证的速度要求。
在原型开发和运行方面历史悠久，因此用户在部署基于FPGA的原型设计时仍然非常谨慎。
尽管如此，一旦原型机运行，它可以成为实际芯片和系统的预生产版本，为用户提供真正的硬件和软件验证和集成平台。
什么东西呢？
那么为什么现在原型设计很难做到呢？
面向基于FPGA的原型开发人员面临的主要问题是：
将具有不同数量的端口，阵列大小，数据总线和地址总线宽度的ASIC存储器映射到双端口FPGA存储器的固定结构中是困难的。
当使用基于FPGA的原型作为验证工具时，必须满足适当的硬件和软件调试要求。
这些问题导致原型设计时间通常以几个月为单位进行测量，这在当今快节奏的行业中已经很长时间了。
通常，FPGA原型平台需要对ASIC寄存器传输级（RTL）进行重大更改。这是一个缺点，有两个原因：费时;而且这个设计与ASIC的设计非常接近，但并不完全一样。
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FPGA的时钟实现
为了能够通过构建保证FPGA时序收敛，专有的时钟实现技术可以消除所有的FPGA保持时间违规，并消除所有FPGA时钟的限制，这对于顺利实现设计至关重要。
这种时钟技术是提供许多高级使用模式和调试功能的基础。 Cadence的Protium S1 FPGA原型平台为解决这些挑战提供了一种方法。
该平台的另一项创新技术是集成存储器编译器，可自动将不同端口，大小和宽度的ASIC存储器映射到FPGA中提供的双端口存储器上。
内存编译器还可以与物理内存子卡上的外部大容量存储器一起使用，以两种方式扩展FPGA中可用的内存量：
它具有一个外部SRAM卡，对用户来说是100％透明的，并将FPGA内存从80Mbits增加到128Mbytes。
它具有包含16GB DDR内存的外部DRAM卡，具有充当内存SpeedBridge的独立FPGA和内存协议转换器，使得16GB DDR内存看起来像LPDDR2 / 3/4，DDR3 / 4 ，HBM或UFS等。
调试要求
基于FPGA的原型的调试分为两大类。首先，硬件调试主要用于调出原型，并在运行时调试意外的行为。
这个要求可以在原型平台上通过以下方式来解决：
跨FPGA的波形捕获和查看。
能够强制内部信号为“0”或“1”，并在需要时释放。
实时监控关键信号。
软件调试是基于FPGA的原型的另一主要使用模式。支持它需要一组不同的功能：
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JTAG和UART端口。
后门内存访问读写任何内存的内容，例如上传一个新的启动代码。
全时钟控制按需要停止和恢复时钟。
完全远程访问Protium S1系统。
ASIC设计人员已经发现，基于FPGA的原型设计面临着实施的挑战，因为各种需要数月才能解决的问题。
通过实现大部分流程的自动化，将手头上的解决方案从几个月缩短到几个星期的解决方案将会加速上市时间达数月。
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